در این قسمت چند جمع کننده SET ارائه میگردد و این جمع کننده‌ها از نظر فاکتورهایی چون تاخیر و توان مصرفی با یکدیگر مقایسه خواهند شد. در نهایت یک جمع کننده دیگر که با استفاده از SET خازنی طراحی شده نیز ارائه خواهد شد. تکنولوژی SET را میتوان با استفاده از در مزیت بارز آن یعنی خاصیت فشرده‌سازی فوق‌الع
دسته بندی: مهندسی » مهندسی برق و الکترونیک
تعداد مشاهده: 384 مشاهده
فرمت فایل دانلودی: rar
فرمت فایل اصلی: doc
تعداد صفحات: 36
حجم فایل: 42 کیلوبایت
در این قسمت چند جمع کننده SET ارائه میگردد و این جمع کننده‌ها از نظر فاکتورهایی چون تاخیر و توان مصرفی با یکدیگر مقایسه خواهند شد. در نهایت یک جمع کننده دیگر که با استفاده از SET خازنی طراحی شده نیز ارائه خواهد شد.
تکنولوژی SET را میتوان با استفاده از در مزیت بارز آن یعنی خاصیت فشرده‌سازی فوق‌العاده زیاد آن و توان مصرفی بسیار کم از دیگر تکنولوژیها متمایز کرد. یکی از مواردی که در مطالعات مربوط به SET مورد توجه میباشد طراحی جمعکننده‌های SET میباشد که در نهایت طراحیهای متفاوتی برای جمع کننده‌ها پیشنهاد میشود. این تفاوتها از نظر چگونگی عملکرد تعداد عناصر پایه میباشند.
در سال Iwamura, 1996 یک جمع کننده SET را با استفاده از تابع اکثریت معرفی کرد. این تابع اکثریت براساس معکوس کننده SET که توسط Tucker پیشنهاد شده است عمل میکند. جمعکننده مذکور شامل سه گیت اکثریت دو معکوس کننده میباشد شکل (1-a) رقم نقلی C0 توسط یکی از گیتهای اکثریت و یکی از معکوس کننده‌ها تولید میشود. حاصل جمع S نیز از ترکیب بقیه گیتها حاصل میشود. گیت اکثریت شامل یک آرایه از خازنهای ورودی است و به دنبال آن یک معکوس کننده برای آستانه‌سازی.
بعداً این ساختار توسط oya با استفاده از SEB به جای معکوس کننده پیشنهاد شد که با سه سیگنال کنترلی Q1,Q2,Q3 عمل میکرد. هسته اصلی این طراحی شامل سه گیت اکثریت میباشد و چهار گیت دیگر به عنوان تاخیرکننده یا بازهای fan-out عمل میکنند. با استفاده از این طرح تعداد اتصالات Tonneling و تعداد خازنها کم خواهد شد. در شکل (1-b) یک گیت اکثریت سه ورودی بر مبنای SEB در اتصالی ساخته شده است.
برای استفاده از این ابزار به عنوان یک گیت اکثریت، Q یک پالس ساعت پله‌ای خواهد بود که در ابتدا یک ولتاژ تحریک (60mv) را اعمال خواهد کرد و بعد از آن یک ولتاژ نگهدارنده (40mv) را اعمال میکند. از یک ساعت سه فاز نیز برای کنترل جهت انتشار سیگنال استفاده میشود. در این طراحی تا قید رقم نقلی I/3 یک دوره ساعت و تاخیر حاصل جمع یک دوره ساعت خواهد بود.
طرح بعدی براساس منطق ترانزیستورهای گذار است (1-C). این سیستم شامل در زیر سیستم است که هر کدام شامل یک گیت XOR دو ورودی است که با SET ساخته شده است. SET زمانی روشن است که یکی از ورودیها high باشد و خاموش است اگر هر دو ورودی high یا low باشد. مدار سمت چپ پیاده‌سازی که (a+b).ci است و مدار سمت راست (a+b) ’.ci است و نتیجه در نهایت a+b+c خواهد بود. در این مدار، تولید رقم نقلی پیچیده‌تر از دو مدار قبلی است.